CMOS延時(shí)單元的設(shè)計(jì)，如下圖所示，8bitDAC和9bit電容陣列一起控制輸出脈沖的形狀，輸出信號的時(shí)鐘沿延時(shí)一般都是通過改變反相器的電流和輸出電容來改變的。
如下圖所示的反相器，其傳輸延時(shí)是由NMOS和PMOS的等效電阻對負(fù)載電容Cload（一般指下一級輸入電容）充放電所消耗的時(shí)間決定的。
關(guān)于反相器中的一些延時(shí)定義如下：
定義tpLH為Vout由低電平翻轉(zhuǎn)至高電平的傳輸延時(shí)（以50%為參考），此時(shí)的CMOS反相器可等效為下表左圖所示的電路。
定義tpHL為Vout由高電平至低電平翻轉(zhuǎn)的傳輸延時(shí)，此時(shí)的CMOS反相器可等效為下表右圖所示的電路。統(tǒng)稱為propagation delay。tf和tr分別表示下降延時(shí)和上升延時(shí)，這里暫時(shí)不作討論。
從電壓角度列方程，傳輸延時(shí)的推導(dǎo)如下：
從電流角度看的話，就直接是RC電流充放電了，可以直觀理解：電流越大，延時(shí)越小，電流越小，延時(shí)越大。
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